研究了IPv6精简协议栈的FPGA硬件实现,分析了各个模块的功能。编写了硬件结构的Verilog HDL模型,进行了仿真和逻辑综合,并成功用ALTERA的FGPA 对协议栈进行了验证。仿真和实验结果证明,所设计的硬件达到了设计要求,使小设备接入网络更加方便快捷。