自述文件 版本:0.8 该存储库包含的FPGA设计。 该代码是使用Vivado 2020.2用SystemVerilog编写的。 联系 [IN] [16:0] CPU_ADDR, [IN / OUT] [15:0] CPU_DATA [OUT] [252:1] XDCR_OUT [IN] CPU_CKIO [IN] CPU_CS1_N [IN] RESET_N [IN] CPU_WE0_N [IN] CPU_WE1_N [IN] CPU_RD_N [IN] CPU_RDWR [IN] MRCC_25P6M [IN] CAT_SYNC0 [OUT] FORCE_FAN [IN] THERMO [IN] [3:0] GPIO_IN [OUT] [3:0] GPIO_OUT 地址图 特性 BRAM_SELECT BRAM_ADDR(8位) 数据(16位)