视差静态时序分析器 OpenSTA是门级静态时序验证器。 作为独立的可执行文件,可以使用标准文件格式来验证设计的时间。 Verilog网表 自由图书馆 SDC时序约束 SDF延迟注释 SPEF寄生虫 OpenSTA使用TCL命令解释器读取设计,指定时序约束并打印时序报告。 钟表 产生的 潜伏 源延迟(插入延迟) 不确定 传播/理想 门控时钟检查 多频时钟 异常路径 错误的路径 多循环路径 最小/最大路径延迟 例外点 -从时钟/引脚/实例-通过引脚/网络-到时钟/引脚/实例 边缘特定的异常点 -rise_from / -fall_from,-rise_through / -fall_through,-rise_to / -fall_to 延迟计算 集成的Dartu / Menezes / Pileggi RC有效电容算法 外部延迟计算器API 分析 报告定时检查-从,-到-到端点的多个路