【用户指南】Altera锁相环(ALTERA_PLL)宏功能模块用户指南(Altera Phase-Locked Loop (ALTERA_PLL) Megaf

100倍频PLL锁相环根据不同的频率选择不同的电阻和电容。以匹配震荡周期。如果脉冲电流不够。可以加上拉电阻。上拉电阻可以选用10K

pll锁相环频率合成器PLl设计开发，详细介绍了PLL的基本知识，以及设计Pll应注意的问题。

pll锁相环控制技术详细介绍，很好很强大

利用ADS 08 09版做的基于ADS的锁相环电路仿真,我认为是比较详细的了,有兴趣的人可以照着这个步骤走一遍,对锁相环有一个了解。

PLL电子教案。。。。。。。。。。。。。

Altera 给的 Verilog 用户编码状态机

锁相的意义是相位同步的自动控制,能够完成两个电信号相位同步的自动控制闭环系统叫做锁相环,简称PLL。它广泛应用于广播通信、频率合成、自动控制及时钟同步等技术领域。 一个典型的锁相环(PLL)系统,

对altera IP核仿真所需的altera_mf.v文件

AlteraFPGA\CPLD设计（基础篇）——AlteraFPGA\CPLD推荐教材。。。第1章FPGA/CPLD简介1.1可编程逻辑设计技术简介1.1.1可编程逻辑器件发展简史1.1.2可编程逻辑

CPLD设计实例,作为初学者入门的很好的例子,