逻辑设计工程师、IC automation设计工程师笔试题 威盛(VIA)2007最新考题

　　1、ASIC flow 写出几个流程,并用2-3句话简介,然后列出相应的2-3个EDA tools

　　2、名词解释

　　FIFO，SETUP/HOLD TIME,CPLD，Cache，DFT，RSIC，RTC，P&R。。

　　3、写出半加器和全加器的区别

　　写出全加器的布尔式，并用逻辑门表示出来

　　用全加器和半加器组成一个2位超前加法器

　　4、计算一个电路的建立保持时间。。。。

　　5、画状态图，不用写代码，关于南桥北桥的状态转换，并按要求做优化