基于状态机的简易RISCCPU设计
我是风流帅
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2019-01-09 15:01:26
基于状态机的简易RISC CPU设计，包括夏宇闻老师Verilog数字系统设计中的文档说明和源码，很详细哟
Rsic_CPU.7z
(预估有个21文件)
Rsic_CPU
RiscCpu（源码）
addr_decode.v
575B
counter.v
493B
test2.pro
1KB
clk_gen.v
3KB
ram.v
336B
datactl.v
307B
test3.dat
494B
cputop.v
7KB
rom.v
220B
test2.dat
442B
test1.pro
3KB
register.v
745B
accum.v
350B
test3.pro
1KB
adr.v
345B
machine.v
4KB
alu.v
846B
cpu.v
2KB
machinectl.v
351B
test1.dat
442B
基于状态机的简易RISC CPU设计.docx
783KB
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