本实验旨在教授简单指令系统操作和Verilog HDL语言编写基础处理器模块，结合存储器模块形成计算机核心。详细内容包括Verilog HDL实现处理器模块，设计64×8存储器模块，使用原理图连接处理器与存储器，存储指令序列并分析执行顺序。