在华中科技大学的计算机硬件系统设计实验中，学生们接触到了由Educoder头歌提供的总线CPU设计任务，该设计采用了定长指令周期和3级时序结构。由谭志虎教授指导，该实验旨在深化对计算机硬件系统的理解。实验分为六个关卡：第1关要求MIPS指令译码器设计，第2关集中在定长指令周期下时序发生器FSM的设计，第3关则关注定长指令周期下时序发生器输出函数的设计。第4关涉及硬布线控制器组合逻辑单元，第5关要求设计定长指令周期下的硬布线控制器，最终第6关整合前述任务，完成了单总线CPU的设计。通过这一实验，学生不仅能够熟悉总线CPU设计的关键步骤，还能够培养解决计算机硬件系统设计问题的能力。