0011：PLL 5倍频输出

1101：PLL 6.5倍频输出

0100：PLL 6倍频输出

111x：保留

0101：PLL 7倍频输出

0110：PLL 8倍频输出

0111：PLL 9倍频输出

警告：PLL的输出频率绝对不能超过72MHz。

PLLXTPRE：PREDIV1分频因子的低位(LSB of division factor PREDIV1)位17由软件置‘1’或清‘0’来选择PREDIV1分频因子的低位。这一位与RCC_CFGR2寄存器的位(0)是同一位，因此修改RCC_CFGR2寄存器的位(0)同时会改变这一位。如果RCC_CFGR2寄存器的位[3:1]为‘000’，则该位控制PREDIV1对输入时钟进行2分频(PLLXPRE=1)，或不对输入时钟分频(PLLXPRE=0)。只能在关闭PLL时才能写入此位。

PLLSRC：PLL输入时钟源(PLL entry clock source)位16由软件置‘1’或清‘0’来选择PLL输入时钟源。只能在关闭PLL时才能写入此位。

0：HSI振荡器时钟经2分频后作为PLL输入时钟

1：PREDIV1输出作为PLL输入时钟。

注：当改变主PLL的输入时钟源时，必须在选定了新的时钟源后才能关闭原来的时钟源。

这使得PLL的设计和实现更加复杂。在100倍频PLL锁相环中，我们可以看到锁相环的设计需要考虑到很多因素。基于pll verilog写的倍频器 也展示了Verilog中如何实现倍频功能，而基于PLL倍频电路的设计与实现 则提供了详细的设计与实现过程。

更有趣的是，Xilinx PLL任意时钟输出程序 展示了如何在Xilinx平台上设置任意时钟输出，而OV9282的PLL设置 则探讨了OV9282图像传感器的PLL设置方法。如果你对倍频激光感兴趣，万兆瓦级倍频激光输出 也提供了令人惊叹的技术细节。

在应用程序方面，C8051F120单片机PLL倍频程序 展示了如何在C8051F120单片机上实现PLL倍频，而Vivado平台PLL设置详细介绍.pdf 和Quartus平台PLL设置详细介绍.pdf 则分别详细介绍了Vivado和Quartus平台上的PLL设置。