0011：PLL 5倍频输出

1101：PLL 6.5倍频输出

0100：PLL 6倍频输出

111x：保留

0101：PLL 7倍频输出

0110：PLL 8倍频输出

0111：PLL 9倍频输出

警告：PLL的输出频率绝对不能超过72MHz

PLLXTPRE：PREDIV1分频因子的低位(LSB of division factor PREDIV1)位17由软件置’1’或清’0’来选择PREDIV1分频因子的低位。这一位与RCC_CFGR2寄存器的位(0)是同一位，因此修改RCC_CFGR2寄存器的位(0)同时会改变这一位。如果RCC_CFGR2寄存器的位[3:1]为’000’，则该位控制PREDIV1对输入时钟进行2分频(PLLXPRE=1)，或不对输入时钟分频(PLLXPRE=0)。只能在关闭PLL时才能写入此位。

PLLSRC：PLL输入时钟源(PLL entry clock source)位16由软件置’1’或清’0’来选择PLL输入时钟源。只能在关闭PLL时才能写入此位。

0：HSI振荡器时钟经2分频后作为PLL输入时钟

1：PREDIV1输出作为PLL输入时钟。

注：当改变主PLL的输入时钟源时，必须在选定了新的时钟源后才能关闭原来的时钟源。

对于那些需要更多技术细节和实用资源的用户，可以参考以下相关文件：100倍频PLL锁相环、quartusii的PLL IP核分频和倍频、基于pll verilog写的倍频器。这些文档提供了更深入的PLL倍频设计和实现方法。

基于PLL倍频电路的设计与实现详细介绍了PLL倍频电路的设计过程，适合想要理解和应用PLL倍频技术的工程师们。如果您对实际应用中的编程实现感兴趣，C8051F120单片机PLL倍频程序也提供了有价值的代码示例。

参照2009年12月RM0008 Reference Manual英文第10版本译文仅供参考，如有翻译错误，请以英文原稿为准。请读者随时注意在ST网站下载更新版本。