为了实现军航管制系统中雷达数据的可靠传输，根据HDLC协议的帧结构和循环冗余校验（CRC）原理，提出了一种新型的基于并行机制的HDLC协议控制器。讨论采用FPGA新技术实现HDLC协议帧的构成，解析模块及其内部的CRC码生成，检验模块的方法。在FPGA内部采用硬件描述语言（HDL）并行设计多通道的高级数据链路控制（HDLC）协议控制器。该协议控制器有效利用FPGA的片内硬件资源，实现了并行解析和生成多通道的HDLC协议报文，提高了数据通信系统中的多通道扩展性，实时性和稳定性。