UVM/VCS SNPS官网最新资料

VCS是一个高性能、高容量的Verilog模拟器，它将高级抽象验证技术集成到一个开放的本地平台中。VCS是一个编译后的代码模拟器，它使您能够分析、编译和模拟Verilog、SystemVerilog、OpenVera和SystemC设计描述。它还提供了一组仿真和调试特性来验证您的设计。这些特性提供了源代码级调试和仿真结果查看的功能。VCS通过提供用于RTL功能验证的最快和最高容量的Verilog仿真来加速完成系统验证。