FPGA-verilog-AES是一个小组项目，进行移动云安全的研究，主要基于FPGA和Verilog实现AES算法的线性分析。各组员包括：王西子、杨帆、汪洋一舟、孙徐涛、刘奕。

模块功能介绍：

  • AES_mul.v：实现有限域乘法的模块

  • AES_NY.v：实现有限域求逆元的模块

  • AES_plus.v：实现有限域加法的模块

  • linear.v：进行AES算法的线性分析并输出偏差最大方程

  • tb_AES.v：求逆元模块的测试模块

  • tb_AES_mul.v：乘法模块的测试模块

测试方法简介：

需在ModelSim中运行。新建工程，导入上述各个模块，成功后进行编译，编译成功后会显示勾，开始仿真，选择所要仿真的测试模块（仅测试模块即可）。