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基于VHDL语言的数字钟设计的EDA实验报告 采用的是顶层文件设计理念 共分为5个模块:分频模块 计时模块 选择模块 控制模块 动态扫描模块
有完整的代码,也有设计好的完整的程序工程,拿到手后可以直接在Quartus2上运行,还附有设计报告,包含连接图和仿真图!
有完整的代码,也有完整的程序项目设计。拿到后直接在 quartz 2 上运行就可以了,有设计报告,包括连接图和模拟图!
vhdl纯硬件语言,可调时数字表,含闹钟,led显示,调时功能
为便于查找该路径中的文件名以中文命名,需改为纯英文即可调试仿真!
基于vhdl时钟的设计与制作(附完整代码)非例话语句
全程自己设计的电路,全网独一无二,里面包括各部分的仿真文件,设计报告,目录等详细内容,所有功能均有实现。课程设计书的预览版在我的上传资源里有,压缩包里是详细的,帮助大家学习的同时,赚点下载积分。
VHDL语言设计数字跑表的源代码,通过VHDL语言实现数字跑表的功能
基于VHDL语言设计数字频率计较详细的讲述用VHDL语言设计数字频率计的过程,对初学者很有用!!!!!!!!!!!!!!!1
整个VHDL数字钟的实验报告介绍了利用VHDL硬件描述语言设计的简易数字钟的思路和技巧。在QuatusⅡ开发环境中编译和仿真了所设计的程序,并在可编程逻辑器件上下载验证。仿真和验证结果表明,该设计方法
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