# 时钟域互联
跨时钟域设计
FPGA跨时钟域设计--Multi-AsynchronousClockDesignofFPGA
跨时钟域处理
跨时钟域处理是FPGA和ASIC中非常常见的问题，这里有详细的文档介绍了6中跨时钟域处理的中文文档。
fpga跨时钟多时钟域数据同步
对于不同的时钟域要传递数据的话，需要采用一定的手段，来防止数据传递时产生亚稳态等问题
FPGA跨时钟域设计
FPGA跨时钟域MTBF,经验案例，值得参考
FPGA跨时钟域设计
基于FPGA的数字系统设计中大都推荐采用同步时序的设计，也就是单时钟系统。但是实际的工程中，纯粹单时钟系统设计的情况很少，特别是
异步时钟域数据复用
TS_IN[7:0]、CLK、SYNC分别为TS传输流的数据信号、字节时钟、同步信号DIN[7:0]、CLK_W、EN分别是需要
跨clock时钟域处理
描述跨clockdomain的处理，跨时钟域的。
跨时钟域设计.zip
基于SystemVerilog的跨时钟域设计与验证，翻译ClockDomainCrossing(CDC)Design&Verif
跨时钟域设计.pdf
FPGA跨时钟域设计，深入理解跨时钟域的设计，实际工程经验
跨时钟域设计.rar
外文跨时钟域设计文档，FPGA入门基础学习必看，外文原汁原味