# AXI-MASTER仿真工程
zedboard_axi_dma_master
在zed下实现的axi dma数据传输，压缩包里包含了实现的详细代码
axi4_master_slave
AXI4主机从机源码对应分析：1.首先主机会在状态机的控制下在四个状态中跳转，分别时IDLE、INIT_WRITE、INIT_R
axi master.7z
这是在ETH Zurich的PULP平台中开发的AMBA AXI协议的实现。 实现了AXI4 + ATOP和AXI4-Lite。
AXI MASTER仿真工程及其在Vivado2019.1及更高版本的兼容性
AXI-MASTER仿真工程是一种基于AXI总线的设计方案，通过使用Vivado 2019.1及更高版本，您可以轻松打开和操作该
axi_master_latest.tar.gz
axi master verilog rtl
AXI master接口读取PS DDR
文件为PL侧读写PS交互的工程代码,外部为读写FIFO接口,可通过设置读取地址,长度等信息搬运PS侧数据至PL FIFO,方便后
zedboard axi dma master.zip
zedboard-axi-dma-master.zip,运行于zedboard开发板上的数据传输过程,总线是axi总线
axi stream仿真模型可用modelsim仿真
axistream仿真模型，可用modelsim仿真
axi_bfm仿真模型
axi_bfm_ug_examples.tar 仿真模型
axi_master_bram_rw_20191207.rar
一个简单的handshake接口转axi lite接口读写BRAM的例子,通过一个带handshake接口的模块,将其转换成ax