# 奇数分频器
1奇数分频器
奇数分频器，计数器位宽设置为6位，最高可设置63分频。通过更改计数器位宽和分频系数可以达到设计所需的频率
verilog奇数分频器
内含verilog语言编写的奇数分频器，本人认为代码比较简练，容易移植
fpga的奇数分频器
使用fpga制作的奇数的占空比为50%的分频器
verilog语言奇数分频器
N倍奇数分频器的verilog程序，详细讲解原理。
verilog HDL奇数分频器
用FPGA实现占空比为50%的方波的奇数分频，语言为verlogHDL，已仿真验证OK
verlog HDL语言奇数分频器
用FPGA实现占空比为50%的方波的奇数分频,语言为verlog HDL,已仿真验证OK
任意奇数分频器Verilog代码
代码直接实现5分频，修改代码中的n值可以实现相应的n分频，n为奇数。
奇数分频器的VerilogHDL实现
本程序采用双计数器实现奇数分频器的设计，通过对源代码里的相关变量进行赋值，可以实现任意占空比为50%的奇数分频器。
半整数与奇数分频器设计
eda实验模板。。。写不出二十字啊，半整数与奇数分频器设计还要注意时钟设计
通用的VerilogHDL奇数偶数分频器
文中的第一个模块为通用的偶分频模块，第二个模块为通用的奇分频模块，2个模块分频占空比都为1:1，使用时只需将相应模块中param