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最近碰到工程师问我有关AlteraPLD器件输出口如何设置“AutoOpenDrain”来实现“线 与”的功能，下面这边文章将详细讲述在QutautusII软件下如何成功设置“AutoopenDrain” 功能

摘要：在cPLD／FPG^芯片编程设计时，通常需要用时钟来控制系统中各模块协调工作，如果时钟设计不当，在极限温度、 电压或制造工艺偏差的情况下将导致错误的行为，并且调试困难。本文就此对全局时钟、门控时钟、多级逻辑时钟和波动式时 钟进行分析探讨，以求在设计电路中消除毛刺，提高电路系统的稳定性。