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本文采用了一种全数字的电路结构设计了内置于FPGA芯片中的延迟锁相坏 结构。主要创新点包括:将传统DLL中的用模拟方式实现的环路滤波器和压控延 迟线改进为数字方式,避免了模拟电路缺乏稳态,对噪声敏感,抗干扰性能较差, 设计和制造过程中的复杂性高、可重用性差的问题,并针对现有的全数字电路结 构面积过大

锁相环好书许多电子设备要正常工作，通常需要外部的输入信号与内部的振荡信号同步，利用锁相环路就可以实现这个目的。锁相环路是一种反馈控制电路，简称锁相环（PLL）。