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本系统是基于EDA作为开发工具，VHDL语言为硬件描述语言，QUARTUSII作为程序运行平台，所开发的程序通过调试运行、波形仿真验证，初步实现了设计目标。本系统采用有限状态机进行设计，目的在于实现八位二进制，串行输入数字密码锁，并具有开锁与错误提示。开锁代码为八位二进制数，当输入代码的位数和位值与

顶层文件SIGNT.VHD在FPGA中实现，包含两个部分：ROM的地址信号发生器，由7位计数器担任；正弦数据ROM，由LPM-ROM模块构成。LPM-ROM底层是FPGA中的EAB或M9Q等模块。地址发生器的时钟CLK的输入频率f0与周期的波形数据点数，以及D/A输出的频率f的关系是：f=f0/64