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分时复用结构的CORDIC和改良后的角度重编码CORDIC,已在quartus平台仿真验证,且经过优化,有注释。

本设计基于超高速硬件描述语言VHDL在Altera公司的实验箱主控板上编程实现，主要由状态机完成对彩灯的控制，并有分频模块分别控制彩灯的循环及数码管的扫描计时，完成彩灯的自动循环、手动控制、清零、及定时功能。

基于FPGA的可显示数字时钟，设计思路为自底向上，包括三个子模块：时钟模块，进制转换模块，led显示模块。所用到的FPGA晶振频率为50Mhz，首先利用它得到1hz的时钟然后然后得到时钟模块，把时钟模块输出的时、分、秒输入到进制转换模块后得到十进制的值再输入到led显示模块，该工程已经在FPGA开发