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堆栈实现 TCP/IP 终结点(包括 DHCP)。它与微芯片ENC28J60芯片对接,实现MAC和PHY层。 它可以用作执行与服务器的 TCP 连接的客户端(在这种情况下,它可以通过 DHCP 请求动态获取 IP 地址),也可以用作其他客户端可以通过启动 TCP 连接来连接的"服务器&qu

该内核提供功能(外围设备)接口。它可以用于通过USB将几乎所有外围设备连接到计算机。该内核完全符合USB2.0规范,并可以USB全速和高速速率(12和480 Mb / s)运行。 本规范假定内核最有可能在高速环境中使用,并且包括对特殊高速扩展的引用。但是,仅在全速模式下运行时,将不会使用其中的一些高

USB3300的vrilog版本的驱动代码,搬运自外网opencores. This file is open source HDL; you can redistribute it and/or modify it under the terms of the GNU General Public

USB 1.1 主机控制器 此 IP 内核是一个切断的 USB 主机控制器,允许与全速 (12mbps) USB 设备通信。 IP 通过 AXI4-Lite 从机登记接口访问,用于控制、状态和数据。 要发送或接收的数据存储在某些内部 FIFO中。数据通过 AXI4-Lite 从访问。没有与此 IP

这是一个符合 USB 2.0 的内核。USB 2.0 允许数据传输 480 Mb/s。由于接口速度高,此内核需要外部 PHY。已经开发了适用于 USB 的行业标准 PHY 接口。此接口简称为 USB 收发器宏单元接口或 UTMI。USB 内核的主机接口将符合 WISHBONE SoC 标准。

FT601 USB3.0的verilog驱动。搬运自opencores。 特征: FTDI FT601 USB FIFO 设备的接口。 AXI-4 总线主机,支持增量突发和多个未完成的事务(用于高性能)。 2 x 8KB FIFO(映射到 Xilinx FPGA 中的块母体)。 设计用于在 FPGA

描述： SPI（串行外设接口）从机基于输入配置创建从机。在 MOSI 上一次接收一个字节还将在 MISO 上一次推出一个字节数据。任何有关输入字节的数据都将在 MISO 上运出。保持CS_n时，支持每个事务多个字节交易期间较低。 注意：i_Clk必须至少比i_SPI_Clk快 4 倍MISO 在未通