异步fifo的verilog实现 该资源是实现了的通过异步fifo进行跨时钟域传输的vivado工程,在不同的时钟域进行fifo数据读写,并用读写地址的格雷码判断fifo空满产生空满标志。工程代码基于vivado2017.4,并在modelsim10.6上仿真成功。工程中附有testbench。
黑金Sparten6开发板AX309Verilog教程V3.1.zip 黑金Spartan-6开发板Verilog教程,适用于ax309开发板,ise14.7联合modelsim开发,31个例程全,入门必备