FPGA UDP千兆以太网工程 基于FPGA的UDP硬件协议栈,全部用SystemVerilog写的,不需CPU参与,包括独立的MAC模块。支持外部phy的配置,支持GMII和RGMII模式。以下是接口 inputclk50, inputrst_n, interfacetousermodule input[7:0]wr_data