湖南工程学院象棋计时设计报告

用FPGA为核心器件,用VHDL为设计手段设计并制作一个用于棋类比赛的计时钟系统，功能要求如下： 1该计时钟可分别完成甲乙对规定用时的计时和规定时间用完后的读秒计时。 2规定甲乙双方各有2小时比赛规定用时，分别设计各方的用时定时器，并用数码管显示各方已用的时、分从0：00～1：59计时间隔为1S。

软件测试 29 0 DOC 2020-05-29 19:05:02