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用Verilog HDL编写的定点数转单精度浮点数的程序模块,modelsim仿真和上板实验成功,在输出端口加了几个寄存器延时来匹配xilinx官方的输出时序,经测试和xilinx官方IP核时序基本保持一致。

verilog编写的modbus-RTU通信的CRC校验程序,经过板卡通信测试正常。 该CRC程序为并行校验程序,输入8bit宽度,输出16bit结果。

本设计是基于sopc的uart通信,器件位cycloneii的ep2c8q208c8,是调通的完整的工程文件
C 26

此小工具可以计算多种标准的CRC校验,我试过很多个,就这个支持的最多,并且最好用