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在进行下面的演示时需要用到两个文件，一个是example1.v，它是描述一个电路的verilog代码，我们的目标就是用DC综合这个代码得到满足约束条件的电路网表；另一个是dc.scr，它是综合example1.v的脚本文件。这两个文件都在/home/student1000目录下，大家把它们拷贝到自己