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目 录 译者序 前言 第1章 简介 1 1.1 什么是Verilog HDL? 1 1.2 历史 1 1.3 主要能力 1 第2章 HDL指南 4 2.1 模块 4 2.2 时延 5 2.3 数据流描述方式 5 2.4 行为描述方式 6 2.5 结构化描述形式 8 2.6 混合设计描述方式 9 2.

vxworks6.6 使用开发文档,包括: vxworks_5.5_migration_guide_6.6 vxworks_application_programmers_guide_6.6 vxworks_architecture_supplement_6.6 vxworks_bsp_develo

计算机VGA输出各分辨率率时钟信号标准 This document includes all current VESA Monitor Timing Standards & Guidelines.