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适用于Win7Win10的Xilinx xdma IP核驱动下载

想要在Win7或Win10上使用Xilinx xdma IP核，必须先下载适用于其操作系统的驱动程序。本文提供了Xilinx xdma IP核配套的Windows驱动程序下载链接，支持Win7和Win10系统，使用方便可靠。赶快下载安装，开始享受高效的Xilinx xdma IP核带来的优质体验吧！

vivado的IP license

Xilinx 工具的所有license,包括vivado,ise,及各种IP的license,比如JESD,SRIO,XDMA

xapp1052.zip

xilinxpcieDMAxapp1052参考设计包含fpga设计，含代码，含软件驱动上位机

WRITING TESTBENCHES Functional Verification of HDL Models

这里你没必要每次编译通过就下载代码，咱们用modelsim仿真（此外还有QuestaSim、NCverilog、Diamond的Active-HDL、VCS、Debussy/Verdi等仿真工具），如果仿真都不能通过那就不用下载了，肯定不行的。在这里先掌握简单的testbench就可以了。推荐的教材

Writing Testbenches using SystemVerilog

此外，你也可以使用SystemVerilog来替代testbench，这样效率会更高一些。如果你是做IC验证的，就必须掌握SystemVerilog和验证方法学（UVM）。

TCL_TK入门经典

因为Quartus和ISE的编辑器功能太弱，影响了开发效率。所以建议使用Sublimetext编辑器中代码片段的功能，以减少重复性劳动。Modelsim也是常用的仿真工具，学会TCL/TK以编写适合自己的DO文件，使得仿真变得自动化，推荐的教材是《TCL/TK入门经典》。

002_IP核芯志_数字逻辑设计思想

你可能发现你综合出来的电路尽管没错，但有很多警告。这个时候，你得学会同步设计原则、优化电路，是速度优先还是面积优先，时钟树应该怎样设计，怎样同步两个异频时钟等等。推荐的教材是《FPGA权威指南》、《IP核芯志-数字逻辑设计思想》

sublimetext3verilog VHDL语言专版

sublimetext3verilog&VHDL;语言专版功能异常强大大幅度提高编码效率1.自动生成例化文件，自动生成tb文件、自动生成文件头注释。2.自动补全代码3.自动生成模板

systemverilog_IEEE官方标准手册_2012_IEEE_P1800

systemverilog语法标准手册你手上必须准备Verilog或者VHDL的官方文档，《verilog_IEEE官方标准手册-2005_IEEE_P1364》、《IEEEStandardVHDLLanguage_2008》，以便遇到一些语法问题的时候能查一下。

Timingdesignerv92

画时序图的好工具 时序设计工具 Timingdesigner 9.2 内有license