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设计一个可以分秒计时的数字时钟，可以分秒手动调节，以校准时间。数字时钟的系统图如图 3-19 所示。设置两位数的开关数量，选择 00: 定时; 01: 秒校时间; 11: 分校时间。提示: 通过电平开关 SW0 和 SW1 实现模式选择，手动校正时通过 KEY0 产生时间脉冲。图

基于FPGA的信号发生器原理框图如图3-15a所示。硬件电路包括FPGA、按键、7 段 LED 数码管、高速D/A转换器。利用EDA工具软件QuartusII13.0 完成FPGA 内部数字系统设计，使信号发生器达到要求的功能和指标。 图 3-15a 信号发生器原理框图 依次完成以下实验内容 （1）