Sohnia

描述影响编译器如何实现设计的定时和逻辑约束,如pin分配、设备选项、逻辑选项和定时约束。使用接口规划器原型接口实现,规划时钟,并快速定义一个合法的设备平面布置图。使用Pin规划器在目标设备的图形表示中可视化、修改和验证所有/O分配。

解释基本的静态定时分析原理和使用IntelQuartusPrimeProEdition软件定时分析仪，这是一个强大的时序分析工具。

基于FPGA的FSK过零检测解调，现阶段各个基于FPGA的解调方法介绍不完整，FPGA利用率不高，此文档介绍全新解调，希望大家共同研究参考改进。