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在PYNQ上实现了一个简单的BNN网络,并对比了用FPGA加速和不用FPGA加速的时间,发现使用FPGA确实可以加速深度学习网络的识别。

FPGA作为IIC器件的主机,EEPROM芯片作为从机,里面代码已经通过modelsim仿真过,并在板级验证过,通过signal tap看过了信号,验证完全正确。

本文是TCL教材的第三稿, 前两稿分别是《TCL的使用》和 《TCL培训教程》. 这一稿加入了不少内容, 是北研TCL兴趣小组共同 努力的结果. 本文详细介绍了TCL的各个方面, 特别对利用C\C++语言 扩展TCL命令作了详细论述. 本文附有大量实例.

该项目在VerilogHDL中提供SPIMode-3主从模块。数据宽度为8位。它是为XilinxSpartan6合成的，时钟频率最高可达225MHz。最大SPI时钟（sck）频率为112MHz，由主时钟得出。来自主时钟的SCK缩放比例可以是2、4、8和16，也可以进一步减小。 SPI主模块以FSM

BCH的编码与解码，利用matlab的simulink实现，通过对加入与不加入BCH的编码模块产生的结果进行对比。