ziseouranle

信息论与编码理论实验代码，基于AlteraFPGA的（7，3）循环码的verilog实现。使用Quartus13.1开发。

Xilinxego1开发板官方中文说明，帮助您快速了解。

由维基百科生成，简单，明了，适合verilog的快速入门。