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设计了一个基于锁相环结构、可应用于SOC设计的时钟产生模块。电路输出频率在400-800MHz,使用SMIC 0.18μm CMOS工艺进行流片。芯片核心模块工作电压为1.8V和3.3V。根据Hajimi关于VCO中抖动(jitter)的论述,为了降低输出抖动,采用一种全差动、满振幅结构的振荡器;同

高效的调制和解调技术对数据传输具有重要的意义。该文在已有的EBPSK传输系统基础上,详细讨论了EBPSK信号采用二阶锁相环解调时鉴相器的输出信号结构。首先通过建立锁相环的线性化模型,对比分析了不同阻尼系数的相位阶跃误差响应和矩形相位误差响应,推导了理想状态下鉴相器输出的波形表达式。其次在包含窄带高斯

针对通用锁相环频率特性中高频部分的线性不足,通过对HC4046锁相环内部结构的分析,提出了一种锁相环频率特性优化技术.实验结果表明,优化后的HC4046锁相环频率特性的线性度小于3%,有很强的实用性.

低阶锁相环跟踪频率斜升信号时产生的稳态相差致使环路失锁,接收机无法锁定载波信号.针对这一问题提出一种具有3个零极点的3阶锁相环路,其产生零稳态相差,对含有多普勒频移的载波信号具有较好的锁定效果.给出3阶锁相环参数设计公式.使用频率预测预置锁相环中心频率使环路快速捕获信号,利用FFT及卡尔曼滤波方法提