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例化工具为：auto_inst.exe，可以把下面链接的附件中的工具小软件auto_inst.exe拷贝到C:\WINDOWS\system32或在环境变量path设置该工具的所在路径。然后打开dos的命令行界面，cd到需要例化verilog代码的顶层，输入auto_inst-f需要例化的顶层文件名

随着电力电子技术的不断发展，DC/DC、DC/AC电路得到广泛的应用。利用MATLAB/SIMULINK仿真工具对这两种电路模型进行了仿真分析，验证了模型的正确性，同时讨论每种电路的应用领域。

为弥补实验设备的不足和改进实验效果，以RLC串联二阶动态电路实验 为例。阐述了基于Matlab 2014仿真平台的6种建模方法：基本编程法、状态空间模型法、传递函数建模法、S函数建模法、SimPowerSystems建模法、基于GUI的仿真设计法，仿真结果科学有效。每一种仿真建模方法都有其自身特点，

auto_inst.exe是本人用python脚本编写后进行打包的软件，该软件可以比较完美完成verilog代码的例化工作，自动生成例化模块的代码和信号连接声明，大大减轻了编码工作。并且生成的verilog代码对齐工整，支持parameter参数传递，比较通用。另外支持代码中根据always和ass