流水线加法器的VerilogHDL源代码

沈西兮 32 0 RAR 2019-01-19 12:01:27

流水线加法器的Verilog HDL 源代码

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该代码是基于FPGA的矩阵加法器的代码,用VHDL编写,可以很方便的进行修改成任意矩阵加法,移植性好

压缩包里面包含三个代码,4位串行加法器、4位并行加法器和一位全加。打开Modelsim后可直接编译运行。

内含32位,8位,4位加法器的vhd文件和验证32位加法器的波形图vwf文件,刚做完实验都能成功运行

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用户评论

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卡了网匿名网友 2019-01-19 12:01:27

讲述了流水线技术在加法器中的应用，简单易懂1

卡了网匿名网友 2019-01-19 12:01:27

还可以，只是注释的不够全面，不容易看懂