VHDL 加法器 源码
LIBRARYieee;USEieee.std_logic_1164.ALL;ENTITYVhdl1ISPORT(a:INbit_vector(2downto0);s:OUTbit_vector(1downto0));ENDVhdl1;ARCHITECTUREbdOFVhdl1IS
文件列表
.zip
(预估有个42文件)
加法器
Vhdl1.vhd
366B
a.qws
90B
d.qws
90B
Vhdl1.flow.rpt
4KB
Vhdl1.fit.rpt
119KB
Vhdl1.fit.eqn
1KB
db
adder.db_info
136B
Vhdl1.db_info
137B
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