verilog 加法器(基于altera IP)

功能实现:“1015+1016+1017+...+1115” 101个数的累加(1s/次) 数码管显示结果,结果为1015、2031、3048、4066... 加法器模块:完成24bit的加法运算 记

python写的32位加法器原理,用turtle画了八位的原理示意图,有转成windows下能运行的exe

8位级连加法器

32位进位选择加法器，内含4位加法器、选择器等模块，成功实现32位的进位选择加法，快速有效.rar

带进位的十进制加法器，VHDL语言编写，可直接应用，可进行仿真。

利用MFC编写的加法器，界面简单，编程思路清晰

EDA课程中关于10进制加法器的VHDL语言设计学习，，比较简陋，

vc++的加法器设计

用VC编写的加法器，简单小程序，适合VC初学者借鉴

数字逻辑课程作业 利用BCD码实现加法器