宽频带数字锁相环的设计及基于FPGA的实现

PLL式数字锁相环设计源程序,基于Altera平台,供初学入门者参考使用。

从20世纪70年代起,随着集成电路的发展,开始出现集成的锁相环器件、通用和专用集成单片锁相环,使锁相环逐渐变成一个低成本、使用简便的多功能器件。如今,PLL技术主要应用在调制解调、频率合成、彩电色幅载

锁相环(PhaseLockedLoop)是一个相位负反馈控制系统，主要利用鉴相器(PD)对两路输入信号相位的比较功能，实现一路信号对另一路输入信号的相位跟踪。当环路处于锁定状态时，输入和输出相位有固定

“锁相环”(PLL) 是现代通信系统的基本构建模块。PLL 通常用在无线电接收机或发射机中，主要提供“本振”(LO) 功能；也可用于时钟信号分配和降噪，而且越来越多地用作高采样速率模数 (A/D) 转

用于无线通信的可快速锁定的数字锁相环结构

全数字锁相环的verilog源代码

锁相环设计，仿真以及关键电路模块分析与实现。基本原理与实现过程都比较清楚。

摘要:叙述了全数字锁相环的工作原理,提出了应用VHDL 技术设计全数字锁相环的方法,并用复杂可编程逻辑器件CPLD 予以实现,给出了系统主要模块的设计过程和仿真结果。 0 引言 全数字锁相环

通信系统数字锁相环的参数化设置一直是比较困难的事，利用数字环路和模拟环路实现参数化设置

原版代码，可以运行。供做DPLL研究开发的朋友们参考借鉴。