m序列生成代码。
risc cpu的 verilog代码,对研究cpu结构的,学习verilog硬件描述语言的童鞋或许会有帮助 http://www.99pan.com/Invite?uid=171324
AES为分组密码,分组密码也就是把明文分成一组一组的,每组长度相等,每次加密一组数据,直到加密完整个明文。在AES标准规范中,分组长度只能是128位,也就是说,每个分组为16个字节(每个字节8位)。密
用verilog实现LDPC的译码算法,占用资源较少,便于硬件实现
PCITARGET的VERILOG代码
有一演的请下把,verilog的模版代码.学习一些美坏处
本实验将实现FPGA芯片和PC之间进行千兆以太网数据通信,通信协议采用EthernetUDP通信协议。FPGA通过GMII总线和开发板上的GigabitPHY芯片通信,GigabitPHY芯片把数据通
控制fpga与ft245进行数据交换的verilog
用于控制ddr模块的源码,verilog,代码风格比较好,很容易看懂,可以拿到FPGA也可以改下作为数字芯片的代码,
ad9226 verilog代码,双路ADC,可以通过signal tap显示波形,采样频率为100MHz,引脚可以自定义修改分配
