分频计的VHDL程序

VHDL程序，使能后产生四个信号，分别包含固定延时和差额延时。使用时需先建立一个内部乘法器，乘数固定（即延时单位）。

LDPC的VHDL程序 包括编码和解码需要的小模块程序

这是光通信中PPM调制方式中的时钟分频程序，此程序使用Verilog语言编程，并且编译成功，希望对大家有所帮助

自己改改里边两个数据，就可以做出任意分频的实体了

用于EDA分频的实现,并且运用verilog语句进行描述，可实现任意分频（包括奇数和偶数分频）。

非常好的三分频verilog代码，我已经验证并且成功，提供大家参考

VHDL语言的实例源程序，希望对广大使用VHDL的朋友有帮助

基于VHDL的任意整数分频器的设计，梁颖，，本文对分频原理进行了详细分析，以简单的2、3分频为例对分频原理进行形象的图形分析，方便对原理的理解，并完成了两个不同方案的�

基于VHDL语言编写的直接式数字频率计，简单直接，适于初学者学习使用。

基于VHDL的数字频率计设计(不是本人的，在一期刊摘录)