24进制计数器 Proteus仿真 用7.4以上版本打开
EDA 六十进制计数器，呵呵 不可不下 喔
四进制计数器 quartus实现，附有RTL结构图。
verilog实现60进制计数器源代码及测试代码
十二进制计数器，利用数字逻辑完成。使用240C608芯片。
Decimal addition and subtraction counter
60进制计数器Proteus仿真7.4以上版本打开
使用Quartusii软件编写的二十四进制计数器，所使用的语言为Verilog.
提供verilog设计十进制计数器源代码及测试代码。
verilog60进制计数器,使用VERILOG语言编写
用户评论