8位全加器，verilog实现

用msp430里面的8bitspi 模拟16bitspi，并实现与dac7811通信。 程序运行通过。亲自实现。

利用EDA-Ⅴ型实验箱，硬件描述语言（VHDL），及MAX-PLUSⅡ软件设计简单的8位全加器，实现功能说明中的要求。

是一篇关于计算机组成原理的课程设计论文， 关于16位全加器的分析和设计，可供参考

Chaos computing is a new scheme which can construct fundamental logical gates by using one chaotic u

这里面有QuartusII的半加器、1位全加器、4位全加器、4位加减法器的工程文件、原理图、仿真图等，这是我大一的时候做的，能正常运行，如有错误，敬请谅解。

此书详细的讲解了此项技术的原理及其要点，对于一个初学者来说是一个很不错的选择

此程序是用verilog语言编写的8位移位寄存器，已经通过了验证！

16位有余除法器的fpga实现（verilog）代码modulediv_uu(clk,rst,clk_en,nom,//beichushuden,//chushuquo,//shangdiv_end)

这是用verilog语言实现的32位并行加法器代码，实验可能运行有错误。。。。

1.掌握全加器的工作原理； 2.掌握全加器的原理图输入设计方法； 3.学会MAX+PLUSII的时序波形仿真方法； 4.了解VHDL设计初步。