verilog语言实现32位加法器

ZJU_Nor-His 68 0 NONE 2020-05-19 12:05:01

这是用verilog语言实现的32位并行加法器代码，实验可能运行有错误。。。。

用户评论

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卡了网匿名网友 2020-05-19 12:05:01

还行吧虽然比我想要的复杂点但是给我很大的启示

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卡了网匿名网友 2020-05-19 12:05:01

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卡了网匿名网友 2020-05-19 12:05:01

还可以可以用来当作参考开拓一下思路

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卡了网匿名网友 2020-05-19 12:05:01

虽然不错，但不是我想要的

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卡了网匿名网友 2020-05-19 12:05:01

用上了，核心算法是对的。

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卡了网匿名网友 2020-05-19 12:05:01

竟然是组合逻辑

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