基于流水线的32位KS树加法器

并行加法器~~！能实现八bit输入和5bit输出~!

描述了CSA加法器的原理，主要用于FPGA硬件加速，有很好的效果。

用proteus仿真软件，LM358运算放大器同向加法器仿真。

LIBRARYieee;USEieee.std_logic_1164.ALL;ENTITYVhdl1ISPORT(a:INbit_vector(2downto0);s:OUTbit_vector(1d

加法器vhdl设计

MFC实现的加法器小软件。实现了两个数相加的功能！

利用multisim仿真实现对加法器的设计，通过小灯的亮灭来观察数字的累加

Verilog加法器代码,可以通过Vivado运行

利用VHDL门级结构描述。testbench也已经写好。

用vhdl语言，实现并行加法器，并用到元件列化的方法。