DDR3控制信号简介

高速先生前面零零散散的写了一些DDR3系列的文章,虽然有小部分的案例说到了问题点,但那只是为了引出主题而写,而且只是点到为止,既然是案例,就要把问题的来龙去脉描述清楚,这个案例的问题是这样的。

DDR3的设计有着严格等长要求，归结起来分为两类（以64位的DDR3为例）：数据（DQ,DQS,DQM）：组内等长，误差控制在20MIL以内，组间不需要考虑等长；地址、控制、时钟信号：地址、控制信号以

DDR3绕线规则,都是干货，比较实在的等长规则，分享给大家。

这是DDR3内存条详细的pdf原理图资料，是UDIMM（无缓冲双通道内存模块），240个引脚。

ddr3的参考设计，pcb是allegro格式（.dra)

图文并茂、简明易懂的MIG仿真、综合、自定义用户接口教程，适合FPGADDR3初学者

FPGA_ARM与DDR3布线指南

金士顿4G DDR3代ISP Kingston 99P5471-004.A01LF.thp

写了简单的DDR3的MIG接口仲裁仿真工程，供初学者学习使用

文档中详细讲解了ddr3在layout设计中的设计要点和注意事项，信号分组总结明确详细。