用LspCAD进行分频器辅助设计

该文档介绍了使用Verilog语言实现分频的设计原理，并介绍了分频器设计的原理，具有参考价值。对FPGA时钟分频设计很有帮助

建议quartus 9.1版本使用，频率分频器，60进制，包含进位信号

基于VHDL的数控分频器，可自主改变代码中的分频系数

N倍奇数分频器的verilog程序，详细讲解原理。

自己改改里边两个数据，就可以做出任意分频的实体了

用FPGA实现占空比为50%的方波的奇数分频，语言为verlogHDL，已仿真验证OK

基于verilog的任意时钟分频器，包括ucf管脚约束文件和时钟约束文件，只需要在FPGA上输入分频系数，就可以在示波器上获得相应分频后的波形

支持任意正整数分频，该算法为平均分频，奇偶分频占空比均为50%

VHDL 是一种标准描述语言，基于VHDL的分频器硬件描述

使用fpga制作的奇数的占空比为50%的分频器