verilog编写的加法树乘法器（流水线）

vc++6.0 编写的矩阵乘法器。支持6*6阶以下的（含6*6）矩阵乘法运算。

0引言 数字相关器是扩频通信体制下数字中频接收机核心部件之一,在数字扩频通信系统中应用广泛,但由于受数字信号处理器件速度限制,无法应用于高速宽带通信系统。其中一个重要原因是高位数的加法器进位延迟过

为了提高频率，fpga中常常用到流水线等技巧，本代码实现了流水线模式的乘法操作

包括4位加法器，4位乘法阵列，图形化硬件编程加法器和乘法器。

通过控制模块、数据选择模块、加法器模块、移位模块、锁存模块和上层实体实现，有详细注释

该设计给出了CPU中的基本单元:加法器,乘法器,除法器的设计,为PPT格式.

32位的MIPS5级流水线的详细设计框图，部分端口已经命名，从而便于用verilog来设计。

流水线CPU包括转发暂停等功能，支持mips除eret，mtc0，mfc0外所有指令(包括乘除运算，读写hilo，取字节等等）乘除分别需要5，10个周期，代码能通过测试。

Pipeline Technology FPGA

FPGA pipeline delay