基于VHDL的数字频率计的设计

用quartus2编译和仿真的，就三个模块，vhdl的程序，很简单，有三个档：1档为Hz级的，2档为KHz级的，3档为MHz级的。fen模块要注意，使用的3MHz的分频频率是可以改变的，不固定。绝对让

基于VerilogHDL数字频率计的设计与实现，工程

希望对各位有用，写得很细，基于Multisim数字频率计的设计与仿真，某人的课程设计

单片机控制的数字频率计1.测频范围：10Hz~10KHz。为保证测量精度分三个频段10Hz~100Hz，100Hz~1KHz，1KHz~10KHz，有超量程指示。2.输入波形：函数信号发生器输出方波，

基于FPGA的数字频率计设计与仿真，设计了一个简单的数字频率计，对于初学者有一定的帮助

基于Proteus的数字频率计设计与仿真

基于CPLD的简易数字频率计设计

这个是课设的项目。硬件是DE2-115。所用的语言是Verilog。已经用modelsim仿真通过了，里面每个小功能提供有testbench文件。。。编译下载到开发板也成功了。代码思路清晰，每个模块都

基于单片机的数字频率计的设计集成电路 译码电路

本文介绍一种以FPGA为核心,基于硬件描述语言VHDL的数字频率计设计与实现。