VHDL实例8位加法器与乘法器设计

八位乘法器，用verilog编写的，很详细，其原理和代码都有，很好的学习文档

此代码利用移位法实现了乘法器，并且对带时钟的进行了改进，分为同步和异步两种，仿真测试没有漏洞。

64-bit booth multiplier

EDA/FPGA实验指导，包括程序代码，实验结果及报告

利用前一步设计好的四位先行进位电路构造四位快速加法器,其引脚定义如图所示,其中 X,Y 为四位相加数,Cin 为进位输入,S 为和数输出,Cout 为进位输出,G,P 为 4 位成组进位生成函数和成组

包括4位超前几位加法器，32位超前进位加法器及测试程序和电路图

计算机组成原理实验内容：用VHDL实现四位加法器

vhdl语言实现四位加法器!强大的算法!简洁实用!完整实现包!

加法器的设计与仿真

基于FPGA的移位乘法器设计，包含可实现的代码及文档，可用Quartus进行仿真实验